本周工作小结

虽然TD-modem新的netlist不能出来了，不过也快了，周末加一点班，基本就能搞定了。这主要归功于clock的constraints搞定了，参考了这篇文章。

另外top-level的timing问题也解决了，主要还是constraints下的不对。现在在综合top-level的时候也不需要compile_ultra了，(用了ultra，Design Compiler会优化掉很多有用的register，貌似是DC的bug)。只要compile -inc就行了，而且速度很快。

在FPGA上信道估计measurement的问题也解决了，发现是software在normal SIC和measurement之间插了一次standalone FFT，导致我的ma_dot_pos被覆盖了。本来SIC和measurement就是紧耦合的，打断了就会出错的。

这周末不用开夜车了，好好陪老婆、儿子吧。:)